锁相环(PLL)基础

抽象:

锁相环(PLL)电路存在于各种高频应用中,从简单的时钟清除电路到用于高性能无线电通信链路的本地振荡器(LO),以及矢量网络分析仪中的超快开关频率合成器(VNA) )。本文将介绍PLL电路的一些构建模块,并参考这些应用中的每一个,以帮助指导新手和PLL专家在导航部件选择和每个不同应用固有的权衡方面。本文引用ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO),并使用ADIsimPLL(ADI公司内部PLL电路仿真器)来演示这些不同的电路性能参数。

基本配置:时钟清理电路

在最基本的配置中,锁相环将参考信号(F REF)的相位与可调反馈信号(RF IN)F 0的相位进行比较,如图1所示。图2中存在负值反馈控制环路在频域工作。当比较处于稳态时,输出频率和相位与误差检测器的输入频率和相位匹配,我们说PLL被锁定。出于本文的目的,我们将仅考虑在ADI公司ADF4xxx系列PLL上实现的经典数字PLL架构。
该电路的第一个基本要素是相位频率检测器(PFD)。PFD将输入的频率和相位与REF IN进行比较,以反馈到RF IN的频率和相位。该ADF4002是可以被配置为一个独立的PFD的PLL(与反馈分频器N = 1)。因此,它可以与高质量的压控晶体振荡器(VCXO)和窄的低通滤波器一起使用,以清除嘈杂的REF IN时钟。
图1
数字。1基本PLL配置。
图2
图2.基本PLL配置。

相频检测器

图3
图3.相位频率检测器。
图3中的相位频率检测器将输入与+ IN的F REF和-IN的反馈信号进行比较。它使用两个带延迟元件的D型触发器。一个Q输出使能正电流源,另一个Q输出使能负电流源。这些电流源称为电荷泵。有关PFD操作的更多详细信息,请参阅“ 高频接收器和发送器的锁相环 ”。
使用这种架构,下面的+ IN输入频率高于-IN(图4),产生的电荷泵输出泵浦电流高,当集成在PLL低通滤波器中时,将推动调整VCO的电压。这样,-IN频率将随着VCO的增加而增加,并且两个PFD输入最终会聚或锁定到相同的频率(图5)。如果-IN的频率高于+ IN,则发生相反的情况。
图4
图4. PFD异相和频率锁定。
图5
图5.相位频率检测器,频率和锁相。
回到我们原先需要清洁的噪声时钟示例,时钟,自由运行VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。
图6
图6.参考噪声。
图7
图7.自由运行的VCXO。
图8
图8.总PLL噪声。
从所示的ADIsimPLL图中可以看出,REF IN(图6)的噪声相位噪声曲线由低通滤波器滤波。PLL参考和PFD电路贡献的所有带内噪声都被低通滤波器滤除,只留下低得多的VCXO噪声(图7)在环路带宽之外(图8)。当输出频率等于输入频率时,它会创建一个最简单的PLL配置。这种PLL称为时钟清除PLL。对于诸如此类的时钟清理应用,建议使用窄(<1 kHz)低通滤波器带宽。

高频整数N架构

为了产生一系列更高频率,使用VCO,其调谐范围比VCXO更宽。这通常用于跳频或扩频跳频(FHSS)应用中。在这种PLL中,输出是参考频率的高倍。压控振荡器包含可变调谐元件,例如变容二极管,其随输入电压改变其电容,允许可调谐振电路,其允许产生一系列频率(图9)。PLL可以被认为是该VCO的控制系统。
反馈分频器用于将VCO频率分频为PFD频率,这允许PLL生成PFD频率的倍数的输出频率。分频器也可以用在参考路径中,这允许使用比PFD频率更高的频率参考。像这样的PLL是ADI公司的ADF4108。PLL计数器是我们电路中要考虑的第二个基本要素。
图9
图9.压控振荡器。
PLL的关键性能参数是相位噪声,频率合成过程中不需要的副产物,或杂散频率(简称杂散)。对于整数N PLL,PFD频率产生寄生频率。来自电荷泵的漏电流将调制VCO的调谐端口。低通滤波器减小了这种影响,而且越窄,寄生频率的滤波越大。一个理想的色调将没有噪声或另外的寄生频率(图10),但在实践中的相位噪声表现为如图11单边带相位噪声周围的载体,是相对噪声功率到载体在1 Hz带宽,指定在距载波的频率偏移处。
图10
图10.理想的LO频谱。
图11
图11.单边带相位噪声。

整数N和分数N分频器

对于窄带应用,信道间隔很窄(通常<5 MHz),反馈计数器N很高。通过使用双模P / P + 1预分频器,如图12所示,可以通过小电路获得高N值,并允许通过计算N = PB + A计算N值,使用8/9预分频器的示例和N值为90,计算B的值为11,A的值为2.双模预分频器将A除以9或两个周期。然后将其余(BA)或9个周期除以8,如表1所示。预分频器通常采用更高频率的电路技术设计,如双极发射极耦合逻辑(ECL)电路,而A和B计数器可以采用这种较低频率的预分频器输出,并可以使用低速CMOS电路制造。这减少了电路面积和功耗。像ADF4002这样的低频清零PLL省略了这个预分频器。
图12
图12.具有双模N计数器的PLL。
表1.双模预分频器操作
N值 P / P + 1 B值 一个值
90 9 11 2
81 9 10 1
72 8 9 0
64 8 8 0
56 8 7 0
48 8 6 0
40 8 0
32 8 4 0
24 8 3 0
16 8 2 0
8 8 1 0
0 8 0 0
带内(PLL环路滤波器带宽内)相位噪声直接受N值的影响,带内噪声增加20log(N)。因此,对于N值高的窄带应用,带内噪声由高N值支配。允许更低N值但仍允许精细分辨率的系统由分数N合成器启用,例如ADF4159  或HMC704。以这种方式,可以大大降低带内相位噪声。图13至16说明了如何实现这一点。在这些示例中,两个PLL用于生成适用于7.4GHz至7.6GHz范围内的5G系统本地振荡器(LO)的频率,具有1MHz的信道分辨率。ADF4108采用整数N配置(图13),HMC704采用分数N配置。HMC704(图14)可以使用50 MHz PFD频率,这会降低N值,从而降低带内噪声,同时仍然允许1 MHz(或更小)频率步长 - 提高15注意dB(在8kHz偏移频率处)(图15与图16)。但是,ADF4108被迫使用1 MHz PFD来实现相同的分辨率。
需要注意小数N分频PLL,以确保杂散音不会降低系统性能。在诸如HMC704的PLL上,整数边界杂散(当N值的小数部分接近0或1时产生,如147.98或148.02非常接近整数值148)产生最关注的问题。这可以通过将VCO输出缓冲到RF输入和/或仔细的频率规划来减轻,其中可以改变REF IN以避免这些更成问题的频率。

图13
图13.整数N PLL。


图14
图14.小数N分频PLL。


图15
图15.整数N PLL带内相位噪声。


图16
图16.小数N分频PLL带内相位噪声。

对于大多数PLL,带内噪声高度依赖于N值,也取决于PFD频率。从带内相位噪声测量的平坦部分减去20log(N)和10log(F PFD)得到品质因数(FOM)。选择PLL的常用指标是比较FOM。影响带内噪声的另一个因素是1 / f噪声,这取决于器件的输出频率。FOM贡献和1 / f噪声以及参考噪声主导PLL系统的带内噪声。

用于5G通信的窄带LO

对于通信系统,PLL视角的主要规格是误差矢量幅度(EVM)和VCO阻塞规范。EVM的范围与集成相位噪声类似,后者考虑了一系列偏移的噪声贡献。对于前面列出的5G系统,集成限制非常宽,从1 kHz开始并持续到100 MHz。EVM可以被认为是完美调制信号从理想点以百分比表示的百分比降级(图17)。以类似的方式,积分相位噪声将来自载波的不同偏移处的噪声功率积分,并将该噪声表示为与输出频率相比的dBc数。ADIsimPLL可配置为计算EVM,集成相位噪声和均方根相位误差和抖动。现代信号源分析仪也可以通过按钮包含这些数字(图18)。随着调制方案密度的增加,EVM变得至关重要。对于16-QAM,根据ETSI规范3GPP TS 36.104的所需最小EVM为12.5%。对于64-QAM,要求是8%。然而,由于功率放大器失真和不需要的混频器产品,EVM由各种其他非理想参数组成,因此通常单独定义集成噪声(以dBc为单位)。

图17
图17.相位错误可视化。


图18
图18.信号源分析仪图。

VCO阻塞规范在需要考虑强传输存在的蜂窝系统中非常重要。如果接收器信号很弱,并且如果VCO太嘈杂,那么附近的发射器信号可能会混淆并淹没所需信号(图19)。图19中的插图演示了如果接收器VCO有噪声,附近的发射器(800 kHz远)以-25 dBm功率发射,如何将所需信号淹没在-101 dBm。这些规范构成无线通信标准的一部分。阻塞规范直接影响VCO的性能要求。

图19
图19. VCO噪声阻断器。

压控振荡器(VCO)

在我们的电路中要考虑的下一