提高电机控制编码器应用的可靠性和性能

旋转编码器广泛用于工业自动化系统。这种编码器的典型用途是用于电机,其中编码器连接到旋转轴,从而为控制系统提供反馈。虽然编码器的主要用途是角度位置和速度测量,但其他功能(例如系统诊断和参数配置)也很常见。图1显示了一个电机控制信号链,它使用RS-485收发器和微处理器连接绝对编码器(ABS编码器)从机和工业伺服驱动机主机,用于交流电机的闭环控制。伺服驱动器和ABS编码器之间的RS-485通信链路通常需要高达16 MHz的高数据速率和低传播延迟时序规范。RS-485布线通常延伸至最大50米,但在某些情况下可长达150米。电机控制编码器应用是数据通信的挑战性环境,因为电噪声和长电缆长度会影响RS-485信号的完整性。

图1.使用RS-485连接绝对编码器从站到伺服驱动器主站,用于交流电机的闭环控制
RS-485信号是平衡的,差分的和固有的噪声免疫。系统噪声与RS-485双绞线电缆中的每根电线相同。一个信号发出与另一个信号相反的信号,耦合到RS-485总线上的电磁场相互抵消。这减少了系统的电磁干扰(EMI)。此外,增强型ADM3065E 2.1V驱动强度可在通信中实现更高的信噪比(SNR)。使用ADuM141D可以轻松实现向ADM3065E添加信号隔离。该装置是基于ADI的四通道,数字隔离器耦合器技术。它可以以高达150 Mbps的数据速率运行,因此适合使用50 Mbps ADM3065E RS-485收发器(图2)。直接功率注入(DPI)测量器件抑制注入电源或输入引脚的噪声的能力。ADuM141D中使用的隔离技术已经过DPI IEC 62132-4标准的测试。抗噪性能超过同类产品。该器件在频率范围内保持优异的性能,但其他隔离产品在200 MHz至700 MHz频段内表现出误码。

图2.信号隔离,50 Mbps RS-485解决方案(简化图 - 所有连接未显示)
露出的RS-485连接器上的ESD和编码器到电机驱动器的电缆是常见的系统危险。与可调速电力驱动系统的EMC抗扰度要求相关的系统级IEC 61800-3标准要求最低±4kV接触/±8kV空气IEC 61000-4-2 ESD保护。ADM3065E具有±12kV接触/±12kV空气IEC 61000-4-2 ESD保护,超出此要求。图3显示了IEC 61000-4-2标准的8kV接触放电电流波形与人体模型(HBM)ESD 8kV波形的比较。图4显示两个标准指定了彼此不同的波形形状和峰值电流。与IEC 61000-4-2 8kV脉冲相关的峰值电流为30A,而HBM ESD的相应峰值电流小于5倍,为5.33A。另一个区别是初始电压尖峰的上升时间,与HBM ESD波形相关的10ns相比,IEC 61000-4-2 ESD的上升时间要快1ns。与IEC ESD波形相关的功率量远大于HBM ESD波形的功率。HBM ESD标准要求被测设备(EUT)承受三次正放电和三次负放电 - 相比之下,IEC ESD标准要求10次正放电和10次放电测试。与其他规定不同级别HBM ESD保护的RS-485收发器相比,具有IEC 61000-4-2 ESD额定值的ADM3065E更适合在恶劣环境中运行。与IEC ESD波形相关的功率量远大于HBM ESD波形的功率。HBM ESD标准要求被测设备(EUT)承受三次正放电和三次负放电 - 相比之下,IEC ESD标准要求10次正放电和10次放电测试。与其他规定不同级别HBM ESD保护的RS-485收发器相比,具有IEC 61000-4-2 ESD额定值的ADM3065E更适合在恶劣环境中运行。与IEC ESD波形相关的功率量远大于HBM ESD波形的功率。HBM ESD标准要求被测设备(EUT)承受三次正放电和三次负放电 - 相比之下,IEC ESD标准要求10次正放电和10次放电测试。与其他规定不同级别HBM ESD保护的RS-485收发器相比,具有IEC 61000-4-2 ESD额定值的ADM3065E更适合在恶劣环境中运行。
许多通信协议用于编码器; 例如EnDat,BiSS,HIPERFACE和Tamagawa。尽管它们存在差异,但编码器通信协议在实现方面具有相似性。这些协议的接口是串行双向管道,符合RS-422或RS-485电气规范。虽然硬件层存在共性,但运行每个协议所需的软件是独一无二的。通信栈和所需的应用程序代码都是特定于协议的。本文重点介绍EnDat 2.2接口主端的硬件和软件实现。

图3. 8kV的IEC 61000-4-2 ESD波形与8kV的HBM ESD波形的比较
延迟分为两类:第一类是电缆的传输延迟,第二类是收发器的传播延迟。光速和电缆的介电常数决定了电缆延迟,典型数量为6ns / m至10ns / m。当总延迟超过半个时钟周期时,主设备和从设备之间的通信中断。此时,设计人员有以下选择:降低数据速率,降低传播,引入延迟或主端补偿。选项3可以补偿电缆延迟和收发器延迟,因此是确保系统可以在长电缆上以高时钟速率运行的有效方法。缺点是延迟补偿增加了系统复杂性。在无法进行延迟补偿的系统中,或者在具有短电缆的系统中,使用具有短传播延迟的收发器的价值是显而易见的。低传播延迟可实现更高的时钟速率,而无需在系统中引入延迟补偿。
主实现包括串行端口和通信堆栈。由于编码器协议不符合标准端口(例如UART),因此无法使用大多数通用微控制器上的外设。相反,FPGA的可编程逻辑可实现硬件中的专用通信端口,并支持延迟补偿等高级功能。虽然FPGA方法很灵活,可以根据应用进行定制,但它也有缺点。与处理器相比,FPGA成本高,耗电量大,并且具有大量的产品上市时间。本文中讨论的EnDat接口的实现是在ADI公司的ADSP-CM40x上完成的,该公司是一款针对电机控制驱动器的处理器。除了用于电机控制的外围设备,例如脉冲宽度调制器(PWM)定时器,模数转换器(ADC)和sinc滤波器,该器件具有高度灵活的串行端口(SPORT)。这些SPORT能够模拟许多协议,包括编码器协议,如EnDat和BiSS。由于具有丰富的外围设备,因此可以执行高级电机控制,以及与具有相同设备的编码器接口。换句话说,消除了对FPGA的需求。

图4.实验设置
EnDat 2.2测试设置如图4所示.EnDat从站是Kollmorgen(AKM22)的标准伺服电机,EnDat编码器(ENC1113)安装在轴上。三对电线(数据,时钟和电源线)将编码器连接到收发器板。EnDat PHY上的编码器有两个收发器和电源。其中一个收发器用于时钟,另一个收发器用于数据线。EnDat主机采用ADSP-CM40x,采用标准外设和软件组合实现。发送端口和接收端口均采用灵活的SPORT实现。
EnDat协议由许多不同长度的不同帧组成。但是,这些帧都基于相同的序列,如图5所示。首先,主机向从机发出命令,然后从机处理命令并执行必要的计算。最后,从站将结果发送回主站。发送时钟(Tx CLK)由处理器ADSP-CM40x生成。由于系统中的延迟,来自编码器的数据在返回处理器之前将与发送时钟异相。为了补偿传输延迟tDELAY,处理器还发出一个接收时钟(Rx CLK),与发送时钟相比,它延迟了tDELAY。使接收时钟与从从设备接收的数据同相是补偿传输延迟的有效方法。
 

图5. EnDat发送/接收序列
来自处理器的时钟信号是连续的,而EnDat协议规定时钟必须仅在通信期间应用于编码器。在所有其他时间,时钟线必须保持高电平。为了解决这个问题,处理器产生一个时钟使能信号CLK EN,该信号被送到ADM3065E数据使能引脚。经过两个时钟周期(2T)后,主机开始在Tx DATA上输出命令。该命令长6位,后跟两个0位。为了控制通过收发器的数据方向,处理器在发送时将Bit Tx / Rx EN设置为高电平。当从机准备响应时,系统进入等待状态,主机继续应用时钟,但数据线处于非活动状态。当从器件准备好响应时,数据线接收数据被拉高并且响应立即发送。在接收到n位响应后,主机通过将CLK EN信号设置为低来停止时钟。同时,ENC CLK信号变高。数据流是半双工的,组合数据线上的流量显示为ENC数据。

图6. EnDat数据交换
图6显示了EnDat系统的测试结果。测试中使用的时钟频率为8 MHz,通过相移接收时钟实现延迟补偿。底部信号是来自EnDat主站的命令。此处显示的命令是发送位置,即两个0,然后是六个1,最后是另外两个0。总的来说,命令长度为10位。编码器的响应是来自顶部的第三个信号。组合数据线是来自顶部的第二个信号。最后,顶部信号是应用于编码器的时钟。

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