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诺基亚贝尔实验室研究员: 用Xilinx FPGA实现可扩展的MIMO预编码内核

 诺基亚贝尔实验室研究员: 用Xilinx FPGA实现可扩展的MIMO预编码内核

作者:Lei Guan 诺基亚贝尔实验室研究员 lei.guan@ieee.org

爱尔兰贝尔实验室的研究人员用高性能 FPGA 开发出一款用于通用 MIMO 无线通信系统的频变预编码内核。

作为首选的 5G 无线网络基础架构,大规模 MIMO 无线系统现已领跑整个行业。低时延预编码实现方案是充分利用多输入多输出 (MIMO) 方案多传输架构内在优势的关键。我们的团队利用赛灵思 System Generator 和简单可扩展的 Vivado® Design Suite 构建了一款高速、低时延预编码内核。

借其固有的多用户空分复用传输能力,大规模 MIMO 系统可显著提高传统单天线用户设备和升级版多天线用户终端的信号干扰噪声比(SINR)。这样不仅可获得更大的网络容量、更高的数据吞吐量,而且还能提高频谱利用率。

但是,大规模 MIMO 技术自身仍存在一些挑战。要使用该技术,电信工程师需要构建多个 RF 收发器和多个基于辐射式相控阵天线。他们还需要使用数字资源来执行所谓的预编码功能。

我们的解决方案是构建低时延、可扩展的频变预编码 IP;可以按照 Lego 方式将该 IP 核用于集中式和分布式 大规模 MIMO 架构。这个 DSP 研发项目的关键是高性能赛灵思 7 系列 FPGA以及带有 System Generator 和 MATLAB®/Simulink® 的赛灵思 Vivado Design Suite 2015.1 版本。

通用 MIMO 系统中的预编码
在蜂窝网络中,特定频率下每个发送器与接收器之间所谓的信道响应将在空中对普通 MIMO 发送器中辐射出来的用户数据流进行“重塑”。换句话说,不同数据流通往空域另一端的接收器的路径不同。由于频域中的“经历”不同,即使是相同的数据流有时也会有不同表现。

这种固有的无线传输现象等同于将具有特定频率响应的有限脉冲响应 (FIR) 滤波器应用于每个数据流,这样无线信道就会产生频率“失真”,进而导致系统性能不佳。如果我们将无线信道视为一个大型黑盒,那么在系统级只有输入(发送器输出)和输出(接收器输入)是显而易见的。我们可在 MIMO 发送器侧添加一个具有逆信道响应的预均衡黑盒,以预先补偿信道的黑盒效应,然后,级联系统会在接收器设备上提供合理的“校正”数据流。

我们将这种预均衡方法称为预编码,从根本上说,就是在发送器链上应用一组“重塑”系数。例如,如果我们用NTX (发送器数量)天线发送 NRX 个独立数据流,那么我们在将 NTX 个 RF 信号辐射到空中之前需要通过N 次临时复数线性卷积运算及相应的合并运算来执行预均衡编码。

复数线性卷积的直接、低时延实现方法是使用时域中的复数 FIR 离散数字滤波器。

系统功能要求
在低时延预编码 IP 的创建过程中, 我的团队面临一系列基本要求。
1、我们必须用不同系数组将一个数据流预编码为多分支的并行数据流。
2、我们需要在每个分支上放置一个 100 + 抽头长度的复数非对称 FIR 函数,以提供合适的预编码性能。以提供合适的预编码性能。
3、需要经常对预编码系数进行更新。
4、所设计的内核必须易于更新和扩展,以支持不同的可扩展系统架构。
5、在给定资源约束下,预编码时延应该尽可能低。

此外,除了注意满足特定设计的功能要求以外,我们还要考虑硬件资源约束。换句话说,建立节约资源的算法实现方案对于有限的关键硬件资源(例如赛灵思 FPGA 上的专用硬件乘法器 DSP48s)大有裨益。

高速、低时延预编码 (HLP) 内核设计
本质上讲,在开发具备该特质的设计之前必须先满足可扩展性这个关键特性。可扩展设计能确保长期的基础架构可持续演进,并在短期实现最佳的低成本部署策略。可扩展性源自模块化。依照这个理论,我们使用赛灵思 System Generator 在 Simulink 中创建了一个模块化的通用复数 FIR 滤波器评估平台。

图 1 所示为顶层系统架构。Simulink_HLP_Core 在 Simulink 中用离散数字滤波器模块描述多分支复数 FIR 滤波器;FPGA_HLP_Core 在System Generator 中用赛灵思资源模块实现多分支复数 FIR 滤波器,如图 2 所示。

图 1 所示为顶层系统架构


FPGA_HLP_Core 在System Generator 中用赛灵思资源模块实现多分支复数 FIR 滤波器


(责任编辑:ioter)

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